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Clase 07-1 - Violaciones Setup and Hold y Metastabilidad
Clase 07-1 - Violaciones Setup and Hold y Metastabilidad
Clase Terica N5
Violaciones Setup and Hold
Entrada
Externa
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
Q3
Salida
clk
Qu sucede si una
transicin de reloj
sucede al tiempo con
un cambio en la seal
de entrada de un
flip-flop?
clk
D1
Q1
Tiempo
????
Entrada
Externa
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
Q3
Salida
clk
Respuesta ideal
De forma
ideal, la salida clk
clk
toma el
D1
D1
estado de la
entrada justo
Q1
Q1
antes de la
Tiempo
Tiempo
transicin del
reloj.
Respuesta real
XXXX
Entrada
Externa
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
Q3
Salida
clk
Respuesta ideal
Si esto llega a
suceder, la
clk
clk
salida queda
D1
D1
en estado de
Q1
metaestabilida Q1
Tiempo
Tiempo
d
Respuesta real
XXXX
Entrada
Externa
D1
F/F
DQ
Combinacional
Q1
D2
clk
F/F
DQ
Combinacional
Q2
D3
setup
clk
D3
D2
D1
Tiempo
F/F
DQ
Q3
Salida
hold
Metaestabilidad
Combinacional
Entrada
Externa
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
Q3
Salida
clk
Qu es
metaestabilidad?
Qu implica?
No se puede determinar su
estado final.
Tiempo indeterminado para
que llegue al estado de
Tomado de wikipedia
Metaestabilidad
Si en un flip-flop no se viola el tiempo de
setup-hold, el tiempo que demora la salida
en activarse despus del flanco de reloj
t pcq
es
Metaestabilidad
El tiempo para que el flip-flop alcance su
estado de estabilidad est t dado por la
expresin. P (t > t ) = T0 e
res
Tc
Entrada
Externa
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
Q3
Salida
clk
Entrada
Externa
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
Q3
Salida
clk
Entrada
Externa
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
Q3
Salida
clk
Entrada
Externa
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
Q3
Salida
clk
setup
clk
D3
D2
D1
Tiempo
hold
Las seales
externas no
estn
sincronizadas
con el reloj!!
Qu
podemos
Combinacional
Entrada
DQ
Q0
Externa D0
F/F
D1
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
Q3
Salida
clk
setup
clk
D3
D2
D1
Tiempo
hold
Introducir
flip-flops en la
entrada para
obligar a las
seales a estr
sincronizadas.
Cul
problema
puede surgir?
Sincronizador
F/F
Combinacional
Entrada
DQ
Q0
Externa D0
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
Q3
Salida
clk
Sincronizador
F/F
Combinacional
Entrada
DQ
Q0
Externa D0
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
Q3
Salida
clk
Sincronizador
F/F
Combinacional
Entrada
DQ
Q0
Externa D0
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
Q3
Salida
clk
Combinacional
Entrada
DQ
Q0
Externa D0
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
F/F
DQ
clk
Causas Internas
Q3
Salida
Combinacional
Entrada
DQ
Q0
Externa D0
D1
F/F
DQ
Combinacional
Q1
clk
D2
F/F
DQ
Combinacional
Q2
D3
setup
clk
D3
D2
D1
Tiempo
F/F
DQ
Q3
Salida
hold
Combinacional
Entrada
DQ
Q0
Externa D0
D1
F/F
DQ
Combinacional
Q1
D2
clk
La razn es que el
retardo de propagacin
de la seal desde un
ciclo de reloj hasta que
se estabiliza D2 es muy
grande
Cmo se estima?
F/F
DQ
Combinacional
Q2
D3
setup
clk
D3
D2
D1
Tiempo
F/F
DQ
Q3
Salida
hold
Combinacional
Entrada
DQ
Q0
Externa D0
clk
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
setup
clk
D3
uy
D2
D1
Tiempo
F/F
DQ
Q3
Salida
hold
Combinacional
Entrada
DQ
Q0
Externa D0
clk
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
setup
clk
D3
D2
D1
Tiempo
F/F
DQ
Q3
Salida
hold
Combinacional
Entrada
DQ
Q0
Externa D0
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
clk
ttotal _ prop =
Se puede reorganizar la
expresin y ver la
relacin entre tpd y Tc.
D3
setup
clk
D3
D2
D1
Tiempo
F/F
DQ
Q3
Salida
hold
Combinacional
Entrada
DQ
Q0
Externa D0
D1
F/F
DQ
Combinacional
Q1
clk
D2
F/F
DQ
Combinacional
Q2
D3
setup
clk
D3
D2
D1
Tiempo
F/F
DQ
Q3
Salida
hold
Combinacional
Entrada
DQ
Q0
Externa D0
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
clk
El retardo de
propagacin desde la
etapa anterior puede ser
muy corto!
Cmo se estima?
Combinacional
Q2
D3
setup
clk
D3
D2
D1
Tiempo
F/F
DQ
Q3
Salida
hold
Combinacional
Entrada
DQ
Q0
Externa D0
clk
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
setup
clk
D3
D2
D1
Tiempo
F/F
DQ
Q3
Salida
hold
Combinacional
Entrada
DQ
Q0
Externa D0
clk
D1
F/F
DQ
Combinacional
Q1
D2
F/F
DQ
Combinacional
Q2
D3
setup
clk
D3
D2
D1
Tiempo
F/F
DQ
Q3
Salida
hold
Reflexin
Cmo puede afectar la
metaestabilidad a una FSM?
Qu puedo hacer en el diseo de la
FSM para evitar que si llega a entrar en
estado de metaestabilidad, no afecte
gravemente el funcionamiento del
circuito?
Tarea
Averiguar en los datasheets de Xilinx
sobre la familia Spartan 3AN, Cules
son los tiempos de setup y hold?
Ayuda: pueden guiarse por los siguientes
documentos:
ds557 - Spartan-3AN FPGA Family Data Sheet.
ug331 - Spartan-3 Generation FPGA User Guide.
Referencias
Digital Design and Computer
Achitecture.