Inf Prev 6

Facultad de Ingeniería Electrónica, Eléctrica y Telecomunicaciones
APELLIDOS Y NOMBRES: N° DE MATRICULA:
 Castro Sandon, Ayrton  16190066
CURSO: TEMA:
SUMADORES,
COMPARADORES,
CIRCUITOS DIGITALES
DECODIFICADORES Y
DEMULTIPLEXORES
INFORME: FECHAS: NOTA:
PREVIO REALIZACION: ENTREGA:
NUMERO:
15 DE JUNIO
8 DE JUNIO DEL 2018
DEL 2018
06
MODULO PROFESOR:
2 Ing. Cordova Ruiz Russel

I. Objetivos:
Estudiar las siguientes funciones lógicas: sumador, comparador, decodificador y
multiplexor-demultiplexor
II. Marco teórico
 Sumador Binario En Paralelo
Un sumador en paralelo de 4
bits se implementa mediante 4
sumadores completos. Los bits
menos significativos, se
implementan a la derecha. Los
bits de orden más alto, se
introducen en el sumador completo que está más a la derecha, aplicando los
bits más significativos de cada número al sumador que está más a la
izquierda (ver figura). La salida de acarreo de cada sumador se conecta a la
entrada de acarreo del siguiente sumador de orden superior. Estos se
denominan acarreos internos.
El circuito integrado 74LS283, contiene un sumador en paralelo de 4 bits. La

siguiente figura 4.4 muestra la distribución de pines de este circuito.
 Comparadores de magnitud
Un comparador de magnitud es un circuito combi nacional que compara dos números, A

y B y determina sus magnitudes relativas. La salida de la comparación se especifica por
tres variables binarias que indican si A>B, A=B o A
Para determinar si A es mayor o menor que B, se inspeccionan las magnitudes relativas

de pares de dígitos significativos principiando desde la posición más significativa. Si los
dos dígitos son iguales, el par de dígitos de la siguiente posición significativa más baja
se comparan. Esta comparación continúa hasta que se alcanza un par de dígitos
desiguales. Si el dígito correspondiente de A es 0 y B es 1, se tiene que A < B.
Funciones para A mayor o menor que B La comparación secuencial puede expresarse
en forma lógica por las siguientes dos funciones booleanas:
(A>B)= A3B3’ + A2B2’X3 + A1B1’X3X2 + A0B0’X3X2X1
(A<B)= A3’B3 + A2’B2X3 + A1’B1X3X2 + A0’B0X3X2X1
-Circuito Comparador
Los circuitos comparadores son integrados que se encargan de evaluar dos números en
sistema binario conformados por cuatro dígitos cada uno. Dichos circuitos nos informan
si los números son diferentes o iguales por medio de tres salidas.
La siguiente imagen contiene un esquema que indica el orden de los pines de la

referencia más común de integrados comparadores que es la 7485.
 Decodificadores
Un decodificador (DEC) es un circuito combinacional que

convierte un código binario de entrada A de N bits, en M líneas
de salida Oi. M es el número de combinaciones del código de
entrada. M=2N . Para cada dato binario de entrada Ai se fija una
única salida Oi a 1, cuyo índice “i” corresponde al valor binario
del dato de entrada.
 Decodificador de 3 a 8
Puede llamarse un decodificador de 3 líneas a 8 líneas, porque tiene 3 líneas de entrada
y 8 de salida. También recibe el nombre de convertidor o decodificador de binario a
octal, porque toma un código binario de tres entradas y produce un 1 en una de las 8
(octal) salidas correspondientes a ese código.
Ejemplo de circuito comercial de la familia 74: 74138 (Decodificador 3 a 8)
 Decodificador de 4 a 16
Con 4 bits de entrada se puede lograr que se active una sola de 16 salidas posibles, con
igual numero de combinaciones. Ejemplo: 74LS154
 Demultiplexor
En electrónica digital, un demultiplexor es un circuito combinacional que tiene una

entrada de información de datos d y n entradas de control que sirven para
seleccionar una de las 2n salidas, por la que ha de salir el dato que presente en la
entrada. Esto se consigue aplicando a las entradas de control la combinación binaria
correspondiente a la salida que se desea seleccionar. Por ejemplo, si queremos que
la información que tenemos en la entrada d, salga por la salida S4, en la entrada de
control se ha de poner, de acuerdo con el peso de la misma, el valor 100, que es el 4
en binario.
III. Procedimiento:
Se procede a simular los siguientes circuitos:
Figura 1: sumador binario de 4 bits
Figura 2: sumador binario de 8 bits

Figura 3: comparador de dos números de 4 bits
Figura 4: decodificador de 3 a 8
Figura 5: decodificador de 4 a 16
IV. Resultados:
Los resultados obtenidos de la figura 1 y 2 se muestran en la tabla1 y 2. Sin embargo
para el resto de circuitos se crearon tablas a partir de los resultados obtenidos mediante
la introducción de diferentes códigos en el circuito.
Tabla 1:
A B C4 S4 S3 S2 S1
1010 1001 0 1 1 1 0
1110 1100 0 1 0 1 0
Tabla 2:
A B C4 S4 S3 S2 S1 S4 S3 S2 S1
10101110 1001010 1 0 0 0 0 1 1 0 0
1
11101000 1100111 1 0 1 0 1 0 1 1 0
0
Tabla 3
A B QA<B QA=B QA>B
1100 1000 0 0 1
1010 1101 1 0 0
Tabla 4
A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 1 1 0 1 0 0 0 0 0 0
0 1 0 0 0 0 0 0 1 0 0
Tabla 5
A B C D 0 1 2 3 4 5 6 7 8 9 10 11 1 13 14 15
2
1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0
0 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0
V. Discusión de resultados:
Las simulaciones fueron realizadas usando el software Proteus y se verifico si lo
realizado es compatible con la teoría realizada en clase.
Existen gran cantidad de combinaciones de códigos para ingresar en los C.I.s pero solo
se tomó un par para así comprobar su funcionamiento.
VI. Conclusiones:
 Se estudio el uso del multiplicador, comparador y multiplexor.
 El armado del circuito depende del datasheet del dispositivo, así como la
conexión a tierra y fuente que tiene el circuito integrado
 Estos circuitos pueden minimizar y optimizar el numero de compuertas
necesarias para ejecutar una función dada.
VII. Referencias bibliográficas:
http://electroucn.blogspot.com/2014/06/sumador_3869.html
https://elrincondelsalas.wordpress.com/2015/07/28/comparadores-de-magnitud/
http://personales.unican.es/manzanom/planantiguo/edigitali/decg9_09.pdf
https://prezi.com/cutyqk5h5slb/decodificadores-y-demultiflexores-4-a-16-3-a-8-y-2-a-4/
https://www.ecured.cu/Demultiplexor

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El circuito integrado 74LS283, contiene un sumador en paralelo de 4 bits. La

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(A>B)= A3B3’ + A2B2’X3 + A1B1’X3X2 + A0B0’X3X2X1

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