Transistores Efecto de Campo (Fet)
Transistores Efecto de Campo (Fet)
La solución del método es muy similar al circuito de BJT (en realidad más
simple porque iG = 0). Para resolver, suponemos que NMOS está en un
estado en particular, utilice el modelo NMOS para ese estado para resolver
el circuito y comprobar la validez de nuestra hipótesis comprobando las
desigualdades en el modelo para ese estado. Un procedimiento formal es:
GS KVL: vGS = vi
DS KVL: VDD = RDiD + vDS
DS KVL: VDD = RDiD + vDS 12 = 103 x 0.25x 10-3 [20vDS – v2DS] + vDS
v2DS - 24vDS + 48 = 0
Esta es una ecuación cuadrática en vDS. Las dos raíces son: vDS = 2.2 V y vDS = 21.8 V. La
segunda raíz no es física, como el circuito está alimentado por un suministro de 12 V. Por lo
tanto, vDS = 2.2 V.
Como vDS = 2.2 < vGS - Vt = 10, NMOS esta en efecto, en la región óhmica con vo = vDS =
2.2V y
Líneas de Carga: El funcionamiento de los circuitos NMOS se puede entender mejor con uso
del concepto de línea de carga. Similar a BJT, línea de carga es básicamente la línea que
representa DS KVL en iD frente espacio vDS. Línea de carga del circuito de ejemplo se
muestra aquí.
Ejercicio: Marque los puntos Q del ejemplo anterior para vi = 0,6 y 12 V en la línea de carga
figura a continuación.
MEJORAMIENTO DEL CANAL –P TIPO MOSFET (PMOS)
Activo: VGS < Vt, iD = K(VGS - Vt)2 para VDS < VGS
Vt
Como se mencionó antes puertas lógicas CMOS tienen " Bajo" y "alto"
estados de 0 y VDD, respectivamente.Tenemos que considerar todos los
casos posibles a demostrar que esta puerta un NAND.Para empezar,
tenemos varias observaciones generales:
Por lo tanto, M2 está apagada y Id1 = ID2 = 0. VGS3 = V1 - VDD = 0> -Vt,
así M3 está apagada y ID3 = 0. Entonces, de KCL, debemos tener Id4 = 0.
Por último, VGS4 =V2 - VDD = -VDD < -Vt, Por lo M4 está encendida.
Desde M4 está encendida y Id4 = 0, VDS4 = 0.