Full Ebook of Design Rules in A Semiconductor Foundry 1St Edition Eitan N Shauly Online PDF All Chapter
Full Ebook of Design Rules in A Semiconductor Foundry 1St Edition Eitan N Shauly Online PDF All Chapter
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Design Rules in a
Semiconductor Foundry
Design Rules in a
Semiconductor Foundry
edited by
Eitan N. Shauly
Published by
Jenny Stanford Publishing Pte. Ltd.
101 Thomson Road
#06-01, United Square
Singapore 307591
Email: [email protected]
Web: www.jennystanford.com
For photocopying of material in this volume, please pay a copying fee through
the Copyright Clearance Center, Inc., 222 Rosewood Drive, Danvers, MA 01923,
USA. In this case permission to photocopy is not required from the publisher.
Preface xvii
Acknowledgment xix
Contributors xxi
Index 791
Preface
Acknowledgment
Eitan N. Shauly
Tower Semiconductor, Ramat Gavriel, Migdal Ha’Emek, 10556, Israel
Faculty of Materials Science and Engineering,
Technion – Israel Institute of Technology, Haifa, 32000, Israel
[email protected]
Not all of the layout rules are set due to lithography requirements.
About 25% of all rules are defined to support planarization
process, wet and dry etch processes, reliability, and other process
requirements. Along with the technology scaling, the number of
DRs continue to grow (Fig. 1.1a) in a typical rate of ~×1.4 from
generation-to-generation. For example, at the 20 nm platform,
~2,000 rules are listed. One of the main reasons for the rapid growth
of technologies <20 nm is the double-patterning (DP) integration for
the gate and the fine metals. Examples for such rules, are the P2MC
(poly 2nd mask cut rules) listed in Chapter 2, the MOL (middle-of-
line) rules and the examples for DP rules in Section 1.11. In addition,
new types of rules were introduced, such as voltage-dependent
checks for metal space and layout direction dependent checks. The
number of DRC operations required to verify the final design follow
the same growth rate. Any new technology requires a new large set
of complex rules to be coded, verified against a large set of test cases
and then delivered to the designs. The introduction of EUV (extreme
UV) photolithography planned for N5 might reduce the number of
rules.
The layout methodology also adjusted along the scaling, aiming
to simplify and reduce the number of rules that goes up. For example,
Intel integration team [1] reported that going from the 130 nm to the
90 nm technology node induced more restrictions for poly layout and
the number of rules increased by 47%. For the 65 nm technology, the
number of poly rules increased by 65%. However, development of
the 45 nm technology with GDR (graded DRs, see Section 1.10) that
were already used for the 65 nm SRAM, simplified the logic layout
and the number of DR was reduced by 37%.
In addition to the layout rules, the DRM also includes dedicated
chapters that list the available layers for design and theire
purpose, physical information on the BEOL (back end of line) for
RC (resistance–capacitance) extraction, reliability limits with the
related analysis, the list of masks to be used in manufacturing and
more. The challenge of the foundry integration team is to “deliver”
all of this information in the simplest and most accurate way to the
designer. Figure 1.1b shows the number of pages in the foundry
DRM for the different technology nodes: for the 28 nm node, it is
~650 pages. Many of these rules and their physical, electrical and
reliability dependencies are covered in this book.
Introduction: The Goal of Design Rules 3
7nm
10000
Number of Design Rules per Technology Node
40/45nm
16/14nm
65nm
90nm
130nm
1000
180nm
0.1 0.01
(a) Technology N ode (mm )
850
Number of Design Rules Manuel Pages
750
650 22/20nm
16nm
550 32/28nm
45/40nm
450
65/55nm
350
250
150
50
1 0.1 0.01
(b)
Technology N ode ( m m )
Figure 1.1 DR complexity along the technology scaling. (a) Number of rules
vs. technology node. The charts cover both the number of rules at the DRM and
coded rules. The numbers refer to a typical foundry technology. (b) The number
of pages in the foundry DRM vs. technology node.
4 Layout Design Rules: Definition, Setting, and Scaling
Place–and-Rout
DRM SPICE
Layers
Technology File Layout Rules LVS
List of Legal Devices
Main Electrical Targets
Mask’s and Generation LPE, BEOL RC
DRC
All Rules
Antenna Rule DFM Utilities: RET System
Dummy Fill Insertion Generation
Slits Insertion OPC
DFM RLO Rules QA (DRC After)
Double Via
RLO: Recommended Layout Rules At the foundry
LPE: Layout Parameter Extraction
The enclosure rule refers to two different layers, that one is fully
overlaps the other. For example, the enclosure of poly around contact
located above. Rule setting must consider the variability of both poly
and contact layers, as well as the misalignment in between.
The extension rule refers to two different layers that interact with
each other. For example, the extension of N-well beyond deep N-well,
that depends on the implant conditions and the post implantation
heat treatment that diffuses both layers. The rule must consider the
variability of both layers, as well as the misalignment in between.
8 Layout Design Rules: Definition, Setting, and Scaling
The overlap rule refers to two different layers that overlap with
each other. For example, an overlap of NSD (N+ implant Source/
Drain) into P+ AA, for butted diffusion that depends on the implant
conditions and the AA shape. The rule must consider the variability
of both layers, as well as the misalignment in between.
The AREA2 rule refers to a single layer and depends on the photo
and etch capabilities. For example, too small AA enclosed area (STI
“island”), may introduce high defectivity, due to the stresses inside
the STI dielectric.
The parallel run length rule mostly refers to a single layer and
in many cases introduced for defectivity level. For example, for Cu
technology, two long wires with minimum space may face high level
of shorts due to resist liftoff (that covers the space area during trench
etch).
(a) (b)
B
A
A B A
Window
Slit
A
step
A
B DA
(f) (g)
Not Allowed
B
B
A
(k) (l)
Figure 1.3 Illustration of the different layout rule. (a) Width of layer A, (b)
Space of layer A, (c) Distance between layer A and B, (d) Enclosure of layer B
around layer A, (e) Extension of layer B beyond layer A, (f) Overlap of layer B into
layer A, (g) Coverage, (h) Area (Area1), (i) Area enclosed (Area2), (j) Periphery
length, (k) Parallel length, (l) Interact and “Not Allowed.”
12 Layout Design Rules: Definition, Setting, and Scaling
1.2.14 M
ore Definitions and Examples for More
Complex Rules
Many of the rules include additional constrains. These constrains are
needed for more precise checking of the pattern. For this purpose,
new definitions are used, to simplify both the rule text and the
coding. For example, for rules related to the poly gate of MOSFETs,
we eliminate including capacitors (under marking layer CAP):
∑ GATE (MOSFETs only) = GC AND AA NOT CAP
The last item excludes the poly over MOSCAPs (MOSFET
capacitor) which is also covered with CAP marking layer. Based on
that, N and P GATEs for core and IOs are defined:
∑ CORE_NGATE (Core, NMOFET) = GATE AND NSD NOT HV
∑ CORE_PGATE (Core, PMOFET) = GATE AND PSD NOT HV
∑ IO_NGATE (IO, core NMOFET) = GATE AND NSD AND HV
∑ IO_PGATE (IO, core PMOFET) = GATE AND PSD AND HV
where NSD and PSD are the N+ S/D and P+ S/D layers, respectively.
HV is the marking layer cover the thick gate oxide devices.
Using these definitions, complex rules can be defined more easily.
For example, at 28 nm technology, the minimum gate length (GC.W.*)
of core transistor that works at 1 V, will be different than IO (Input/
Output) transistors that work at 2.5 V or OVD (overdrive) to 3.3 V
and using the thick gate oxide. At this case, the DR text and coding
should be adjusted accordingly and use different marking layers, to
identify the IO and the OVD conditions:
∑ GC.W.1: For 1 V core—The minimum gate length. The coding
will only check CORE_NGATE and CORE_PGATE,
∑ GC.W.2: For 2.5 V IO—The minimum gate length will be almost
×10 larger than for the core in order to handle the high lateral
electrical field. The coding will only check IO_NGATE and IO_
PGATE and eliminate checking under OVD marking layer,
∑ GC.W.3: For 2.5 V IO (OVD = 3.3 V)—The minimum gate length
will be almost ×20 larger than for the core. The coding will
only check IO_NGATE and IO_PGATE covered by the OVD
marking layer.
Different Considerations for Setting a New DR 13
(Step-1)
Scaling data (Current Gen. SRAM)
Check OPC
coverage
(Step-3)
Std cell, SRAM Esmate layout sensivity by Different layout
examples TCAD (Process, Si Simulaon) configuraons
DR Seng
Step-2: Define the POR (Process of Records), Rev 0.1. For example,
the photolithography, etch and CMP conditions to be used for the new
M1 module. At this stage the DRs are used to challenge the equipment
vendors. For the selection of the process tools, preliminary rules for
the 2nd coming generation is also set. Also at this step, the foundry
sets-up the first version of the OPC requirements and code it. The
overall TO flow is also set. The POR Rev 0.1 is used by the production
planning team in order to estimate the process manufacturing’s
cost and the masks cost. This is a critical step needed to ensure the
new technology will not only be best in class in term of electrical
and reliability performances, but also with reasonable price for
large spectrum of potential customers. The team from Freescale [6],
quantitatively evaluated die cost assuming non-linear DR scaling. In
a very simple way, the die cost is estimated by the scaled area of the
die and the wafer cost. Accurate estimation of wafer costs should
consider the manufacturing cost (that also depends on the fab
utilization), the development cost and the process tools depreciation.
An aggressive set of DRs yields lower die area but expensive wafer
processing and relatively high die cost. One of the results for such
analysis might be a decision to develop a “hybrid technology,” where
not all rules are scaled. For example, a new technology consisting of
FEOL with aggressive DRs and BEOL of an existing technology. This
method loses the advantage of direct shrinks, but provides a short
development time and a low development cost with high utilization
of the already available process tools.
Step-3: Consider the different process and electrical effects for each
rule. For example, for metal space, check the nominal value and the
distributions of metal-metal leakage. For reliability, check stress
migration and more. The analysis should use different layout styles.
For example, the leakage level and probability of failure for metal
shorts for line-line, line-tip or tip-tip, all having the same metal
space. Sample data from 3rd party IP houses like standard cells
and SRAM array should be simulated to ensure good performances
and low sensitivity. The test chips should include many different
layout configurations. All structurers are simulated and provide
both the estimated physical structure and the predicted electrical
performances. The simulations should also consider different
process conditions and give feedback regarding the estimated
16 Layout Design Rules: Definition, Setting, and Scaling
(b.2) (b.3)
(6) Dog-bone
(3)
(5, 7)
(b.1) (b.4)
(2)
(1) N-Well/P-Well
boundary
30%
N+/P-Well to P+/N-Well Isolation leakage (%, normalized)
20%
10%
(4)
0%
-9%
-20%
(5, 7) -30%
Single D U T Full A rray, 1site/w afer Full A rray, A ll w afe r
(a) (c)
enclosure is the distance between the P-well and the P+ AA. The
rule is set to eliminate a punchthrough in between, and to reduce
the sensitivity of the PMOSFET to WN mask WPE (well-proximity
effect) as explained in Chapter 2. Not enough enclosures will reduce
the voltage to punchthrough (VPT) and with high variability. In
regular measurements, the voltage is swept from 0 V and the leakage
current is monitored until punchthrough. Another option that saves
measurement time is to apply a constant voltage (~10.4 V at Fig. 1.6)
and monitor the leakage vs. Pass/fail criteria.
Analysis for setting the DRs need also to consider the total
variation of the process under worse case conditions. In this case, it
is the CD variation of both related layers (the AA and the N-well) and
the misalignment in between:
2 2
Ê CDU WN.W .1 ˆ Ê CDU AA .W .1 ˆ
˜¯ + (OVWN - AA )
2
Total Variation = Á ˜¯ + ÁË
Ë 2 2
(1.1)
where CDUWN.W.1 and CDUAA.W.1 are the CD uniformity for WN and
AA layers, respectively. OVWN–AA is the WN-to-AA alignment. In this
example, the total variation is ~38% from the DR value, so process
worse is ~62%, which is above the fail criteria value (~52% in this
example). For some rules, the same methodology is implemented
but with corner conditions of the process.
12
Short measurement
P+ P+
Punchthrough Voltage (V)
Min Spec
10
6
N-Well P-Well Fail Process
Worse
Spec
DR min
4
(a) (b)
5
10
4
10
3
10
10
2
N/P HCI
1
10
0
10
10
-1 NBTI
-2
10
-3
10
-4
10
-5
10
-6
10 Data after: J. H. Stathis et al., IEDM, 2014.
-7
10
-8
10
0.5 0.6 0.7 0.8 0.9 1 1.1 1.2 1.3 1.4 1.5 1.6
Misalignment effects
(b)
20nm
20 nm
65 nm
65nm
65nm
(c)
110%
100%
95%
DI CDs
90%
...
85%
(a) 80%
0 1 2 3 4 5 6 7
Space (Normalized to DRAWN line width)
50%
45%
40% LES
LES (% from 1 Drawn line width)
35%
30%
25%
20%
15%
10%
5%
(b) 0%
0.5 1 1.5 2 2.5
Drawn Line Width (Normalized)
AA corner
rounding
(c)
Figure 1.8 Examples for layout proximity. (a) CD dependency on space and
pitch, (b) Line-End-Shortening dependency on line width, (c) Corner rounding.
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BRANCHE DE BOURBON-SOISSONS.
Il n’y eut de cette branche que Louis, comte de Soissons: tué à la bataille
de La Marfée, en 1641.
Toutes les autres branches de la maison de Bourbon étaient éteintes.
Les Courtenai n’étaient reconnus princes du sang que par la voix
publique, et ils n’en avaient point le rang. Ils descendaient de Louis-le-
Gros; mais leurs ancêtres ayant pris les armoiries de l’héritière de
Courtenai, ils n’avaient pas eu la précaution de s’attacher à la maison
royale, dans un temps où les grands terriens ne connaissaient de prérogative
que celle des grands fiefs et de la pairie. Cette branche avait produit des
empereurs de Constantinople, et ne put fournir un prince du sang reconnu.
Le cardinal Mazarin voulut, pour mortifier la maison de Condé, faire
donner aux Courtenai le rang et les honneurs qu’ils demandaient depuis
long-temps; mais il ne trouva pas en eux un grand appui pour exécuter ce
dessein.
SOUVERAINS CONTEMPORAINS.
PAPES.
Barberini, Urbain VIII. Ce fut lui qui donna aux cardinaux le titre
d’éminence. Il abolit les jésuitesses[19]: il n’était pas encore question
d’abolir les jésuites. Nous avons de lui un gros recueil de vers latins. Il faut
avouer que l’Arioste et le Tasse ont mieux réussi. Mort en 1644.
Pamphilo, Innocent X, connu pour avoir chassé de Rome les deux
neveux d’Urbain VIII, auxquels il devait tout; pour avoir condamné les cinq
propositions de Jansénius sans avoir eu l’ennui de lire le livre, et pour avoir
été gouverné par la Dona Olympia, sa belle-sœur, qui vendit sous son
pontificat tout ce qui pouvait se vendre: mort en 1655.
Chigi, Alexandre VII. C’est lui qui demanda pardon à Louis XIV, par
un légat a latere. Il était plus mauvais poëte qu’Urbain VIII. Long-temps
loué pour avoir négligé le népotisme, il finit par le mettre sur le trône. Mort
en 1667.
Rospigliosi, Clément IX, ami des lettres sans faire de vers, pacifique,
économe, et libéral, père du peuple. Il avait à cœur deux choses dont il ne
put venir à bout: d’empêcher les Turcs de prendre Candie, et de mettre la
paix dans l’Église de France. Mort en 1669.
Altieri, Clément X, honnête homme et pacifique comme son
prédécesseur, mais gouverné: mort en 1676.
Odescalchi, Innocent XI, fier ennemi de Louis XIV, oubliant les
intérêts de l’Église en faveur de la ligue formée contre ce monarque. Il en
est beaucoup parlé dans cette histoire[20]. Mort en 1689.
Ottoboni, Vénitien, Alexandre VIII. Nul ne secourut plus les pauvres,
et n’enrichit plus ses parents. Mort en 1691.
Pignatelli, Innocent XII. Il condamna l’illustre Fénélon; d’ailleurs il fut
aimé et estimé. Mort en 1700.
Albani, Clément XI. Sa bulle contre Quesnel, qui n’a qu’une feuille, est
beaucoup plus connue que ses ouvrages en six volumes in-folio. Mort en
1721.
MAISON OTTOMANE.
Ibrahim. C’est lui dont Racine dit avec juste raison,
L’imbécile Ibrahim, sans craindre sa naissance,
Traine, exempt de péril, une éternelle enfance.
Tiré de sa prison pour régner après la mort d’Amurat, son frère. Tout
imbécile qu’il était, les Turcs conquirent l’île de Candie sous son règne.
Étranglé en 1649.
Mahomet IV, fils d’Ibrahim, déposé et mort en 1687[21].
Soliman III, fils d’Ibrahim, et frère de Mahomet IV, après des succès
divers dans ses guerres contre l’Allemagne, meurt de sa mort naturelle en
1691.
Achmet II, frère du précédent, poëte et musicien. Son armée fut battue à
Salenkemen par le prince Louis de Bade. Mort en 1695.
Mustapha II, fils de Mahomet IV, vainqueur à Témesvar, vaincu par le
prince Eugène à la bataille de Zenta sur le Tibisk, en septembre 1697,
déposé dans Andrinople, et mort dans le sérail de Constantinople en 1703.
Achmet III, frère du précédent, battu encore par le prince Eugène à
Peterwaradin et à Belgrade, déposé en 1730.
EMPEREURS D’ALLEMAGNE.
On n’en dira rien ici, parcequ’il en est beaucoup parlé dans le corps de
l’histoire.
Ferdinand III, mort en 1657[22].
Léopold Iᵉʳ, mort en 1705.
Joseph Iᵉʳ, mort en 1711.
Charles VI, mort en 1740.
ROIS D’ESPAGNE.
Idem.
Philippe IV, mort en 1665.
Charles II, mort en 1700.
Philippe V, mort en 1746.
ROIS DE PORTUGAL.
Jean IV, duc de Bragance, surnommé le Fortuné. Sa femme, Louise de
Gusman, le fit roi de Portugal. Mort en 1656.
Alfonse VI, fils du précédent. Si Jean fut roi par le courage de sa
femme, Alfonse fut détrôné par la sienne en 1667; confiné dans l’île de
Tercère, où il mourut en 1683[23].
Dom Pèdre, frère du précédent, lui ravit sa couronne et sa femme; et
pour l’épouser légitimement le fit déclarer impuissant, tout débauché qu’il
était. Mort en 1706.
Jean V, mort en 1750.
ROIS DE DANEMARK.
Christian IV, mort en 1648.
Frédéric III, reconnu, en 1661, par le clergé et les bourgeois, pour
souverain absolu, supérieur aux lois, pouvant les faire, les abroger, les
négliger, à sa volonté. La noblesse fut obligée de se conformer aux vœux
des deux autres ordres de l’état. Par cette étrange loi, les rois de Danemark
ont été les seuls princes despotiques de droit; et ce qui est encore plus
étrange, c’est que ni ce roi ni ses successeurs n’en ont abusé que rarement.
Mort le 19 février 1670.
Christian V, mort en 1699.
Frédéric IV, mort en 1730.
ROIS DE SUÈDE.
Christine. Il en est parlé beaucoup dans le siècle de Louis XIV. Elle
avait abdiqué en 1654. Morte à Rome en 1689.
Charles X, plus communément appelé Charles-Gustave: il était de la
maison palatine, et neveu de Gustave-Adolphe par sa mère. Il voulut établir
en Suède la puissance arbitraire. Mort en 1660.
Charles XI, qui établit cette puissance: mort en 1697.
Charles XII, qui en abusa, et qui, par cet abus, fut cause de la liberté du
royaume: mort en 1718[25].
ROIS DE POLOGNE.
Ladislas-Sigismond, vainqueur des Turcs. Ce fut lui qui, en 1645,
envoya une magnifique ambassade pour épouser par procureur la princesse
Marie de Gonzague de Nevers. Les personnes, les habits, les chevaux, les
carrosses des ambassadeurs polonais, éclipsèrent la splendeur de la cour de
France, à qui Louis XIV n’avait pas encore donné cet éclat qui éclipsa
depuis toutes les autres cours du monde. Mort en 1648.
Jean-Casimir, frère du précédent, jésuite, puis cardinal, puis roi, épousa
la veuve de son frère, s’ennuya de la Pologne, la quitta en 1670[26], se retira
à Paris, fut abbé de Saint-Germain-des-Prés, vécut beaucoup avec Ninon.
Mort en 1672.
Michel Viesnovieski, élu en 1670. Il laissa prendre par les Turcs
Kaminieck, la seule ville fortifiée et la clef du royaume, et se soumit à être
leur tributaire: mort en 1673.
Jean Sobieski, élu en 1674, vainqueur des Turcs et libérateur de Vienne.
Sa vie a été écrite par l’abbé Coyer, homme d’esprit et philosophe. Il épousa
une Française, ainsi que Ladislas et Casimir[27]; c’était mademoiselle
d’Arquien. Mort en 1696.
Auguste Iᵉʳ[28], électeur de Saxe, élu en 1697, par une partie de la
noblesse, pendant que le prince de Conti était choisi par l’autre. Bientôt seul
roi; détrôné par Charles XII, rétabli par le czar Pierre Iᵉʳ: mort en 1733.
Stanislas, établi au contraire par Charles XII, et détrôné par Pierre Iᵉʳ:
mort en 1765[29].
ROIS DE PRUSSE.
Frédéric, le premier roi: mort en 1700[30].
Frédéric-Guillaume, le premier qui eut une grande armée et qui la
disciplina, père de Frédéric-le-Grand, le premier qui vainquit avec cette
armée: mort en 1740.
CZARS DE RUSSIE,
DEPUIS EMPEREURS.
GOUVERNEURS DE FLANDRE.
Les Pays-Bas ayant presque toujours été le théâtre de la guerre sous Louis XIV, il paraît convenable
de placer ici la suite des gouverneurs de cette province, qui ne vit aucun de ses rois depuis Philippe
II.
MARÉCHAUX DE FRANCE
MORTS SOUS LOUIS XIV, OU QUI ONT SERVI SOUS LUI.
MINISTRE D’ÉTAT.
Giulio Mazarini, cardinal, premier ministre, d’une ancienne famille de
Sicile transplantée à Rome, fils de Pietro Mazarini et d’Hortenzia Bufalini,
né en 1602; employé d’abord par le cardinal Sacchetti. Il arrêta les deux
armées française et espagnole prêtes à se charger auprès de Casal, et fit
conclure la paix de Quérasque, en 1631. Vice-légat à Avignon, et nonce
extraordinaire en France en 1634. Il apaisa les troubles de Savoie, en 1640,
en qualité d’ambassadeur extraordinaire du roi. Cardinal en 1641, à la
recommandation de Louis XIII. Entièrement attaché à la France depuis ce
temps-là. Admis au conseil suprême, le 5 décembre 1642, sous le nom de
spécial conseiller. Il y prit place au-dessus du chancelier. Déclaré seul
conseiller de la reine régente pour les affaires ecclésiastiques, par le
testament de Louis XIII. Parrain de Louis XIV avec la princesse de Condé-
Montmorenci. Il se désista d’abord de la préséance sur les princes du sang,
que le cardinal de Richelieu avait usurpée; mais il précédait les maisons de
Vendôme et de Longueville: après le traité des Pyrénées, il prit le pas en
lieu tiers sur le grand Condé. Il n’eut point de lettres patentes de premier
ministre, mais il en fit les fonctions. On en a expédié pour le cardinal
Dubois. Philippe d’Orléans, petit-fils de France, a daigné en recevoir après
sa régence. Le cardinal de Fleuri n’a jamais eu ni la patente, ni le titre. Le
cardinal Mazarin, mort en 1661.
CHANCELIERS.
Charles de l’Aubespine, marquis de Châteauneuf, long-temps employé
dans les ambassades. Garde des sceaux en 1630, mis en prison en 1633 au
château d’Angoulême, où il resta dix ans prisonnier. Garde des sceaux en
1650, démis en 1651, vécut et mourut dans les orages de la cour. Mort en
1653.
Pierre Séguier, chancelier, duc de Villemor, pair de France. Il apaisa les
troubles de la Normandie en 1639, hasarda sa vie à la journée des
barricades. Il fut toujours fidèle dans un temps où c’était un mérite de ne
l’être pas. Il ne contesta point au père du grand Condé la préséance dans les
cérémonies, quand il y assistait avec le parlement. Homme équitable,
savant, aimant les gens de lettres, il fut le protecteur de l’Académie
française[52] avant que ce corps libre, composé des premiers seigneurs du
royaume et des premiers écrivains, fût en état de n’avoir jamais d’autre
protecteur que le roi. Mort à quatre-vingt-quatre ans, en 1672.
Matthieu Molé, premier président du parlement de Paris en 1641, garde
des sceaux en 1651, magistrat juste et intrépide. Il n’est pas vrai, comme le
disent deux nouveaux dictionnaires[53], que le peuple voulut l’assassiner;
mais il est vrai qu’il en imposa toujours aux séditieux par son courage
tranquille. Mort en 1656.
Étienne d’Aligre, chancelier en 1674, fils d’un autre Étienne, chancelier
sous Louis XIII. Mort en 1677.
Michel Le Tellier, chancelier en 1677, père de l’illustre marquis de
Louvois. Sa mémoire a été honorée d’une oraison funèbre par le grand
Bossuet. Mort en 1685.
Louis Boucherat, chancelier en 1685. Sa devise était un coq sous un
soleil, par allusion à la devise de Louis XIV. Les paroles étaient, Sol reperit
vigilem. Mort en 1699.
Louis Phélypeaux, comte de Pontchartrain, descendant de plusieurs
secrétaires d’état, chancelier en 1699. Se retira à l’institution de l’Oratoire
en 1714. Mort en 1727.
Daniel-François Voisin, mort en 1717, prédécesseur du célèbre
D’Aguesseau.
SECRÉTAIRES D’ÉTAT